XC3S1600E -4 FG320C

Ds 312-1 (v1.1) март 2005 6 Страници Въведение Функции Архитектурни преглед на пакета Информация за поръчка на поръчка

DS {{0}} (v1.0) март 2005 18 страници DC електрически характеристики - Абсолютни максимални оценки - Спецификации на захранването

Ds 312-2 (v1.1) март 2005 96 страници вход/изходни блокове (IOBS) - Преглед - SelectiotM СТАНДАРТИ ЗА СТАНДАРТИ ЗА КОНФИГИТИВЕН ЛОГИЧЕН БЛОК (CLB) БЛОК RAM Специализирани мултиплициращи цифров часовник мениджър (DCM) Clock Network Configuration Захранване

Ds 312-4 (v1.1) март 2005 72 страници Пин Описания на пакета Преглед на таблиците на PINOUT Таблици с диаграми

Важна забележка: Spartantm -3 E FPGA лист с данни е създаден и публикуван в отделни модули. Тази пълна версия е предоставена за лесно изтегляне и търсене на пълния документ. Номерата на страницата, фигурата и таблицата започват при 1 за всеки модул и всеки модул има своя собствена история на ревизия в края. Използвайте PDF "отметките" за лесна навигация в този том.

© 2005 Xilinx, Inc. Всички права запазени. Xilinx, логото на Xilinx и други определени марки, включени тук, са търговски марки на Xilinx, Inc. Всички останали търговски марки са собственост на съответните им собственици.

Семейството SpartantM -3 e от полеви масиви, програмируеми от полета (FPGAS), е специално проектирано да отговори на нуждите на голям обем, чувствителни към разходите потребителски електронни приложения. Петчленното семейство предлага плътност, варираща от 1,6 милиона системни порти, както е показано в таблица 1. Семейството на спартан -3 e надгражда успеха на по-ранното спартанско семейство -3 чрез увеличаване на количеството логика на I/O, което значително намалява разходите за клетка на лога. Новите функции подобряват производителността на системата и намаляват цената на конфигурацията. Тези спартански -3 e подобрения, комбинирани с усъвършенствана технология на процеса от 90 nm, осигуряват повече функционалност и честотна лента на долар, отколкото беше възможно преди, поставяйки нови стандарти в програмируемата логическа индустрия. Поради изключително ниската си цена, Spartan -3 e fpgas са идеално подходящи за широк спектър от приложения за потребителска електроника, включително широколентов достъп, домашна мрежа, дисплей/проекция и цифрово телевизионно оборудване. Спартановото семейство -3 e е превъзходна алтернатива на маскираните програмирани ASIC. FPGAs избягват високите първоначални разходи, продължителните цикли на развитие и присъщата гъвкавост на конвенционалните ASIC. Също така, FPGA програмируемост позволява модернизиране на дизайна в полето, без да е необходима хардуерна подмяна, невъзможност с ASIC. - True LVDS, RSDS, mini-LVDS differential I/O 1.8V, 1.5V, and 1.2V signaling - Enhanced Double Data Rate (DDR) support Abundant, flexible logic resources - Densities to 33,192 logic cells, including optional shift register or distributed RAM support - Efficient wide multiplexers, wide logic - Fast look-ahead carry logic - Enhanced x 18 multipliers with optional pipeline - IEEE 1149.1/1532 JTAG programming/debug port Hierarchical SelectRAMTM memory architecture to 648 Kbits of fast block RAM to 231 Kbits of efficient distributed RAM Up to eight Digital Clock Managers (DCMs) - Clock skew elimination (delay locked loop) - Frequency synthesis, multiplication, division - High-resolution phase shifting - Wide frequency range (5 MHz to over 300 MHz) осем глобални часовници и осем часовника за всяка половина от устройство, плюс изобилен интерфейс за конфигуриране на маршрутизиране с ниско ниво на маршрутинг към индустриални стандартни абитуриенти-нискотарифни, спестяващи пространство SPI сериен флаш абитуриент или x8/x16 паралелен нито флаш абитуриент-ниска цена Xilinx платформа Flash с JTAG Complete Xilinx ISETM, WebPacktm System System Напълно съвместим 32-/64- бит 33/66 MHz PCI Поддръжка на нискотарифни QFP и BGA Опции

Много ниска цена, високоефективно логическо решение за висок обем, ориентирани към потребителите приложения, доказани усъвършенствани 90- нанометрова технология на нанометър, многолепна, многостандартни селектични интерфейсни интерфейсни пинове до 376 I/O пинове или 156 диференциални сигнал

Еквивалентни логически клетки CLB масив (един CLB=Четири срезове) Редове колони Общо CLBs Общи резени Разпределени RAM 136K 231K блок RAM 504K 648K Максимален диференциална входна двойка

Спартанската -3 e Семейна архитектура се състои от пет основни програмируеми функционални елемента: Конфигурируемите логически блокове (CLBS) съдържат гъвкави таблици за търсене (LUTS), които прилагат логични плюс елементи за съхранение, използвани като джапанки или ключалки. CLB изпълняват голямо разнообразие от логически функции, както и съхраняват данни. Входни/изходни блокове (IOBS) контролират потока от данни между I/O пиновете и вътрешната логика на устройството. Всеки IOB поддържа двупосочен поток от данни плюс 3- операция на състоянието. Поддържа различни стандарти за сигнал, включително четири високоефективни диференциални стандарти. Включени са регистрите с двойни данни (DDR). BLOCK RAM осигурява съхранение на данни под формата на 18- kbit блокове с двойно порти. Умножителните блокове приемат две 18- битови двоични числа като входове и изчисляват продукта. Блоковете на Digital Clock Manager (DCM) осигуряват самолибриращи се, напълно цифрови решения за разпределение, забавяне, умножаване, разделяне и фазово изместване на сигналите на часовника.

Тези елементи са организирани, както е показано на фигура 1. Пръстен от IOBs заобикаля обикновен масив от CLB. Всяко устройство има две колони от блокова RAM, с изключение на XC3S100E, която има една колона. Всяка колона RAM се състои от няколко 18- kbit RAM блока. Всяка блокова RAM е свързана със специален мултипликатор. DCMS са разположени в центъра с две в горната част и две в долната част на устройството. XC3S100E има само един DCM в горната и долната част, докато XC3S1200E и XC3S1600E добавят два DCM в средата на лявата и дясната страна. Спартановото семейство -3 e разполага с богата мрежа от следи, които свързват всичките пет функционални елемента, предавайки сигнали сред тях. Всеки функционален елемент има свързана матрица на превключвателя, която позволява множество връзки към маршрутизацията.